スピン

Scientific Reports volume 13、記事番号: 9416 (2023) この記事を引用

メトリクスの詳細

アナログ - デジタル コンバータ (ADC) はミックスドシグナル集積回路 (IC) の重要なコンポーネントですが、その性能は過去 10 年間大幅に向上していません。 抜本的な改善 (小型、低消費電力、信頼性の高い ADC) を達成するには、CMOS との互換性や、ストレージ、ニューロモーフィック コンピューティングなどの幅広いアプリケーションに対応するスピントロニクスが適切な候補と考えられます。 この論文では、スピン軌道トルク (SOT) スイッチング機構を備えた面内異方性磁気トンネル接合 (i-MTJ) を使用した 3 ビット スピン CMOS フラッシュ ADC の概念実証を設計、製造、特性評価します。 。 この ADC では、各 MTJ がコンパレータの役割を果たし、そのしきい値は重金属 (HM) 幅のエンジニアリングによって設定されます。 このようなアプローチにより、ADC の設置面積を削減できます。 実験測定に基づくモンテカルロ シミュレーションでは、プロセスの変動/不一致により、提案された ADC の精度が 2 ビットに制限されることが示されています。 さらに、最大微分非直線性 (DNL) と積分非直線性 (INL) は、それぞれ 0.739 LSB (最下位ビット) と 0.7319 LSB です。

ADC はアナログ入力をデジタル出力に変換し、計算システムで重要な役割を果たします1、2、3、4。 ディープ ニューラル ネットワーク (DNN) の実装のためのメモリ内コンピューティング (CiM) の出現により、コンパクトで低電力の ADC の必要性が高まっています5、6、7。 従来の ADC は、プロセスの変動が大きく、スケールされたノードではパフォーマンスが低下するため、テクノロジーのスケーリングに悩まされています。 最近公開された ADC のロードマップによると、現在のテクノロジーを使用した場合、今後数年間で ADC のパフォーマンスは分解能、面積、消費電力の点で明らかな改善は見られません8。 有望な解決策の 1 つは、従来の相補型金属酸化膜半導体 (CMOS) 技術から、スピン CMOS 技術などの新しいハイブリッド技術に移行することです9。

磁気トンネル接合 (MTJ) は、CMOS との互換性、不揮発性、高い保持時間、長い耐久性により、多くのアプリケーションのスピントロニクス デバイスとして有望な候補です 10、11、12。 MTJ は、2 つの強磁性 (FM) 層の間に挟まれた酸化物層で構成されます。 FM の 1 つの磁化方向は固定されており、ピン層 (PL) と呼ばれ、容易軸に沿って切り替えることができるもう 1 つの層はフリー層 (FL) と呼ばれます。 FL と PL の磁化方向が平行の場合、デバイスは平行状態 (P 状態) にあり、MTJ は低い抵抗 (論理「0」) を示します。一方、FL の磁化方向が平行の場合、デバイスは平行状態 (P 状態) になります。 PL の反対方向では、デバイスは逆平行状態 (AP 状態) になり、高い抵抗 (論理「1」) を示します。 FL の磁気配向は、スピントランスファートルク (STT) 機構を介して MTJ に充電電流 (ISTT) を流すことによって調整できます13。 ただし、このスイッチング方法の課題の 1 つは、デバイスが大量の ISTT を受けると薄い酸化層が破損し、MTJ の信頼性と耐久性が低下する可能性があることです 14。 スピン軌道トルク (SOT) ベースの MTJ は、スイッチング効率を改善しながらこの問題を解決するために提案されています 15。 SOT では、臨界充電電流 (ISOT,crit) を超える充電電流 (ISOT) が重金属 (HM) を流れ、スイッチングはスピン ホール効果 (SHE) を介して SOT によって行われます 16、17。

最近、SOT ベースの MTJ を使用した ADC の設計に関するいくつかの研究が報告されています 8、18、19、20、21。 Jiang ら 8 は、SHE と電圧制御磁気異方性 (VCMA) に基づいたスピントロニクス ADC を開発しました。 各 MTJ の ISOT,crit を調整するには、抵抗ラダーを利用して MTJ に異なる電圧を供給します。 このようなアプローチには、電力オーバーヘッドと信頼性の問題があります18。 他の研究 18、19、20、21 では、テーパー HM が MTJ 間で共有され、HM の幅 (wHM) が ISOT,crit を調整するように設計されています。 このようなアプローチで各 MTJ の状態を検知するには、MTJ (ISens) に電流が流れます。 ただし、共有 HM が MTJ の下部接点を形成するという事実を考慮すると、ISens は HM の一部のみを通過します。 MTJ は、共有 HM 上の位置に応じて異なる底部接触抵抗を経験します。 HM 幅が異なると、明らかに経路内の HM 抵抗が異なり、グランドに接続された HM 端子から遠くに配置された MTJ ではこの抵抗が大きくなることは注目に値します。 電流経路における HM の抵抗が大きいほど、磁気抵抗 (MR) の劣化が大きくなり、読み取り信頼性が低下します。 この問題を克服するために、一部の作品ではサイドリーディング手法を使用しています 18,19 が、他の作品ではダミー量子化器を使用して各 MTJ 抵抗を検出しています 20。 隣接するＨＭの抵抗の差は、感知回路２１内のトランジスタのサイズを調整することによって補償される。 しかし、提案された解決策では、感知回路の複雑さが増大し、MR劣化の問題を軽減するコストが発生します。 この論文では、将来のスピン CMOS ADC の設計ガイドラインを提供する、スピントロニクス デバイスに基づく ADC 実装の概念実証について調査します。 この目的を達成するために、SOT ベースの MTJ とその ISOT,crit がそれぞれ従来の電流モード フラッシュ ADC のコンパレータと基準電流 (Iref) として機能するスピン CMOS ADC が提案、設計、特性化されます。 文献18、19、20で提案されている構造にもかかわらず、この構造では、MR控除とセンシング回路の複雑さを軽減するために、面内異方性SOTベースのMTJ（i-SOT-MTJ）が並列分岐に配置されています。 。 MR に対する HM 抵抗の影響は、Ghanatian らによって提案された構造から抽出された測定データ 20 とこの論文で提示されたアプローチを比較することによって示されます。 2 つのアプローチ間の MR 値を比較するには、i-SOT-MTJ が使用されます。 しかし、Ghanatian et al.20 は、磁性層 (つまり FL および PL) の容易軸方向が磁性層の面に対して垂直である垂直異方性 SOT ベースの MTJ (p-SOT-MTJ) を使用しました。 i-SOT-MTJ と比較して、p-SOT-MTJ には、高速スイッチングや拡張性など、いくつかの利点があります22。 ただし、p-SOT-MTJ では、スイッチングは決定論的ではなく、外部磁場が必要となるため、複雑さとプロセス変動の感度の増加につながります。 この問題を克服するために、電圧制御磁気異方性 (VCMA)23、交換バイアス (EB)24、STT による SOT 20 などのいくつかの技術が提案されています。 製造の観点から見ると、p-SOT-MTJ スタックは通常、極薄の Co/Pt 多層で構成されます。 これには、堆積システムに 2 つの追加のターゲットが必要です。 さらに、提案されている反転 MTJ 構造 (「方法」セクションを参照) では、参照層が MTJ の上にあります。 下層によって生じる粗さは大きく、垂直磁気異方性 (PMA) 特性を保証するのは困難です。 ナノ製造の課題を考慮して、Tarequzzaman et al.25 によって説明されているように、FL が面外にわずかに傾いたスタックを使用することにしました。 測定結果から、提案した ADC の MR 値は Ghanatian らによって提案された構造の MR 値よりも大きいことが示されています20。これは、提案した構造では読み取り信頼性が向上できることを意味します。

この論文で提案するアプローチでは、入力電流 (Iin) が各ブランチにコピーされ、Iin が ISOT,crit より高い場合、MTJ がスイッチングします。 したがって、各 MTJ の ISOT,crit は、電流モード CMOS フラッシュ ADC の Iref のように動作する可能性があります。 すべての MTJ は P ステートに設定され、Iin > ISOT,crit の場合、MTJ は AP ステートに切り替えられます。 wHM は、各 MTJ の ISOT,crit が電流モード CMOS フラッシュ ADC の基準電流 (Iref、2Iref、3Iref、…) と互換性があるように調整されます。 さらに、モンテカルロ シミュレーションを実行して、MTJ およびトランジスタのプロセス変動/不整合が ADC の基準電流に及ぼす影響を分析します。 この目的のために、MTJ のガウス分布を持つ確率変数が考慮されます。 変数の平均と標準偏差 (σ) は、MTJ の測定データによって定義されます。 さらに、ADC の基準電流を抽出するために、CMOS 回路 (Iin のカレント ミラー) のバリエーションが含まれています。

SOTベースのMTJのFLにおけるSOTスイッチングメカニズムの原理を図1aに示します。 この構造では、充電電流 (ISOT) が x 方向に沿って HM を流れます。 HM 内の SHE は、z 方向に純粋なスピン流を生成し、y 方向に沿ってスピン偏極します。 この純粋なスピン流は STT を生成し、臨界スピン電流密度 (JSOT、crit) で FL 磁化を切り替えることができます。これは、名目上同一のすべての MTJ で同様です。 充電電流密度とスピン電流密度の間の変換効率は、スピンホール角 \(\theta\) によって表されます。 したがって、ISOT,crit は次のように記述できます26,27,28

臨界変化電流密度 (JSOT,crit)\(,\) を使用すると、電子の電荷は e、電子のスピンは換算プランク定数 \(\frac{\mathrm{\hslash }}{2}\) と HM で表されます。厚さｔＨＭ。 したがって、スイッチングに必要な充電電流は wHM に比例するため、これらのデバイスでは臨界充電電流の調整が比較的簡単になります。

(a) SOT スイッチングの概念 (b) 電流モード フラッシュ ADC のブロック図。 Iref およびコンパレータ ブロックは、SOT ベースの MTJ に置き換えることができます。 (c) 3 ビット スピン CMOS フラッシュ ADC (パラレル設計) (d) 3 ビット スピン CMOS フラッシュ ADC (シリアル設計)。

入力、Iref、コンパレータ、およびバイナリ (T2B) エンコーダ ブロックへの温度計コードで構成される電流モード フラッシュ ADC の回路図を図 1b に示します。 フラッシュ ADC は、(1) 電圧モードと (2) 電流モードの 2 つのグループに分類されます。 電流モード フラッシュ ADC には、消費電力が少なく、より低い供給電圧で動作できるなど、電圧モード ADC に比べていくつかの利点があります21。 入力ブロックは Iin からいくつかのコピーを作成し、コンパレータ ブロックはこれらのコピーを Iref ブロックからの基準電流と比較します。 コンパレータ ブロックの出力は T2B エンコーダによってエンコードされ、入力信号に対応するバイナリ データが ADC 出力として生成されます。 したがって、n ビット電流モード CMOS フラッシュ ADC では、異なる重みを持つ Iref の 2n − 1 個のコピー (つまり、Iref0、2Iref0、…、(2n − 1)Iref0) と Iin が必要です。 提案された研究の主なアイデアは、図1bに示すように、Irefの異なるコピーを生成するために必要なカレントミラー回路とコンパレータブロックをMTJに置き換えることです。 Iref 値は Iref0 の積であるため、カレント ミラー回路内のトランジスタのサイズは徐々に増加します。 Iref およびコンパレータ ブロックを MTJ に置き換えることにより、スペースと不一致の問題を軽減できます。 図1bに示すように、入力電流（Iin）としてのISOTはT2からT3までHMを流れ、前述したようにSOTベースのMTJはコンパレータとして機能します。 したがって、Iin とその ISOT,crit を比較します (Iref ブロックとして動作します)。 MTJ の抵抗を検出するには、電流 (ISens) が MTJ と HM の一部を T1 から (T2/T3) まで流れます。 並列設計と直列設計と呼ばれる 2 つの異なる設計の 3 ビット スピン CMOS フラッシュ ADC を、それぞれ図 1c と図 1d に示します。 どちらの場合も、7 つの i-SOT-MTJ を使用して、3 ビットの分解能を持つ ADC を作成します。 wHM、ISOT、クリティカルを調整することで、wHM を増加させることで MTJ のスイッチングに必要な電流が増加するように調整できます29。 この目的を達成するために、MTJ1、MTJ2、…、MTJ7 の ISOT,crits がそれぞれ ISOT,crit、2ISOT,crit、3ISOT,crit、…、および 7ISOT,crit と等しくなるように、各 MTJ の wHM を適切に設計する必要があります。 シリアル設計 18、19、20 では、MTJ が HM を介して直列に配置されます。 図 1d に示すように、この設計を使用することにより、Iin ミラー ブランチで構成される入力ブロック (図 1b に示す) を削除できます。 ただし、HM 抵抗 (MTJ の位置に応じて) により、MR と読み取りの信頼性が低下します。 たとえば、T2 (図 1d) がグランドに接続されている場合、図 1b に示す MTJ の等価抵抗ネットワークに従って T1,7 から T2 までの ISens によって検出される抵抗は、RMTJ7 + 1/2 RHM7 + RHM6 となります。 + ⋯ + RHM1。 したがって、MTJ1 の MR は RMTJ7(AP) − RMTJ7(P))/(RMTJ7(P) + 1/2RHM7 + RHM6 + ⋯ + RHM1) となります。 ここで、RMTJ(AP) と RMTJ(P) は、MTJ がオンになっているときの MTJ 抵抗です。はそれぞれ AP 状態と P 状態にあります。 さらに、各 MTJ の T1 から見える抵抗が異なるため、センシング回路の複雑さが増加します。 この問題を軽減するために、この論文では図 1c に示すような並列設計を提案します。 この構造では、MTJ は切り離されており、すべての MTJ が同じ状態であれば、各 MTJ の T1 から見た HM 抵抗はほぼ等しくなります。 ただし、Iin はカレントミラー (入力ブロック) によってコピーされ、各 MTJ に供給される必要があります。 どちらの設計でも、各 MTJ の Iin と ISOT,crit の比較の結果は、電圧信号 (Vouti (1 ≤ i ≤ 7)) として表示されます。 T2B エンコーダ ブロックは、Vouti に基づいて 3 ビットのデジタル出力 (B0、B1、B2) を作成します。 MTJ 状態と T2B を検知するための回路設計の詳細は、21 に示されています。

直列設計と並列設計の顕微鏡画像をそれぞれ図 2a と図 2b に示します。 図 2c は、2 つの設計の MR と最小抵抗 (MTJ が P 状態にあるときに ISens によって見られる抵抗) との関係を示しています。 シリアル設計では、T2 はグランドに接続されます。 MTJ の位置による MR の依存性はシリアル設計で観察され、最低 (MTJ7 に属する) と最高 (MTJ1 の) の MR の差は約 47% です。 幅 4.2 μm の MTJ の MR は、他の MTJ と比較して最も低くなります。これは、前述したように、T1,7 から T2 に見られる抵抗が大きいためです。 一般に、HM 抵抗が大きいため、直列設計の MR は並列設計の MR よりも低くなります。 さらに、各 MTJ の T1 からグランドまでの抵抗が RMTJ + RHM/2 であるため、並列設計では MR の MTJ 位置への依存性が大幅に小さくなります。

(a) シリアル デザインと (b) パラレル デザインの光学顕微鏡の画像。 (c) 異なる wHM に対する直列および並列設計の最小抵抗の関数としての MR、抵抗の変化を挿入。

スピントロニクス デバイスに基づく 3 ビット フラッシュ ADC の実装の概念実証は、並列構成の特性評価からの測定データを使用して調査できます。 この目的のために、図3aの実験設定を利用してMTJを特徴付けます。 すべての MTJ は、+ y 方向に振幅 19 mT の外部 DC 磁場を印加することにより、最初に AP 状態に設定されます。 その後、外部磁場が除去され、ISOT が T2 を介して HM に注入されます。 続いて、ソースメーターユニットにより振幅100μAのISens（直流電流）を印加し、T1とT3の間の抵抗を測定します。 MTJ の等価抵抗ネットワーク (図 1b) によれば、この抵抗は RMTJ + 1/2 RHM です。 この測定では、サンプルのスイッチング後の抵抗変化量 (RMTJ(AP) − RMTJ(P)) と MR はそれぞれ 68 Ω と 20% 以上であることが報告されています。 図 3b は、異なる wHM を持つ 7 つの MTJ について、外部磁場がない場合の MTJ 抵抗と ISOT の関係を示しています。 正（負）の電流は、P ステートから AP ステートへのスイッチングを駆動します（AP ステートから P ステートへ）。 この論文では、P ステートは MTJ 3 ビット スピン CMOS フラッシュ ADC の初期状態とみなされ、P ステートから AP ステートへの切り替えは臨界充電電流で (ADC20 の変換フェーズ中に) 発生します。 ISOT、クリット(P)と呼ばれます。 ADC のリセット フェーズ中に、MTJ は ISOT,crit (AP) と呼ばれる臨界充電電流で初期状態に戻ります。この電流の方向は ISOT,crit (P) の反対です。 さらに、得られた RI ループに示されているように、wHM を大きくすると RI ループの幅が大きくなります。これは、式 (3) で述べたように、 (1) wHM を増加させることにより、ISOT,crit (AP) と ISOT,crit (P) が上昇します。

(a) SOT ベースの MTJ の特性評価に使用される実験セットアップの概略図 (b) さまざまな wHM の RI ループ。

7つのセルのISOT,crit（P）の箱ひげ図を図4aに示します。 セル 1、2、…、7 の wHM は、それぞれ 0.6 μm、1.2 μm、…、4.2 μm です。 この図に示されているように、wHM が増加すると、ISOT,crit (P) が増加する傾向になります。 セル 1、セル 2、…、セル 7 の ISOT,crit の σ は、それぞれ 1.6 mA、1.7 mA、3.45 mA、1.36 mA、4.16 mA、3.77 mA、3.94 mA です。 ISOT、crit（P）およびHM耐性（RHM）の分布は、7つのセルによって細分され、図4bに示されています。 ISOT,crit (P) = const./RHM [式 1] に従って、RHM に応じて ISOT,crit が増加する傾向があります。 この図では、(1) および RHM = const./(tHM × wHM)] が観察できます。 このような大きな変動は、MTJ に基づく ADC 設計において非線形性、コード欠落、および低精度の問題を引き起こします。 スイッチングの変動は、磁壁ダイナミクスの問題に関連している可能性があります22。 ただし、この経験では、ナノピラーの横方向の寸法が小さすぎて、磁壁に関連した効果を示すことができませんでした。 このような効果は、渦状態、c 状態、または面外方向への磁化回転などの不均一な磁化構造により関連しています 30,31。 この研究では、自由層が非常に薄く、ナノピラーの直径が非常に広い (200 nm) ため、均一な面内磁化が期待できます。 このようなランダムな分布は、wHM、tHM、MTJ の変動に起因すると考えられます。 特に、tHM が薄く絶対変動が大きいため、実際の HM 電流密度の変動が大きくなります。 別の言い方をすれば、公称 HM 厚さを考慮すると、この誤差はスピン ホール角の変動につながります。 この変動を減らすことは技術的な課題であり、ナノピラーの精細度を改善するか、反転構造を使用せずにSOT材料がナノピラーの上に製造されることで克服できます。

(a) 異なる wHM (0.6 μm、1.2 μm、1.8 μm、2.4 μm、3 μm、3.6 μm、4.2 μm) を使用した 7 つのセルの ISOT、crit (P) のボックス プロット。 (b) 7 つのセルの ISOT,crit (P) および RHM の分布 (c) 各セルの ISOT,ctit (P) の平均と wHM の公称値。

ISOT,crit（P）対wHMは図4cに示されており、四角形の点と実線はそれぞれ測定データとフィッティングラインです。 この図では、各点は図 4a から抽出された各セルの平均データです。 R 二乗 (R2) が 0.8243 であるデータへのフィッティング ラインは、式 1 で述べた ISOT,crit と wHM の間の線形関係を表します。 (1)。 この線形依存関係により、ADC の線形動作が可能になります。 フィッティング ラインから、デバイスの特性臨界電流密度 JSOT,crit = 0.6 × 1012 A m−2 を決定できます。これは、SOT 電流がどの程度効率的に MTJ をスイッチできるかを表し、この ADC の精度に影響します。 Tarequzzaman ら 26 は、同様の MTJ ナノピラーで振動を誘発するために必要な臨界電流に関する研究を実施しました。 ただし、前述の研究では使用された HM がタンタルであったことに注意してください。 その特定の研究において、Tarequzzaman ら 26 は、JSOT の発振に対する臨界電流値、crit = 0.33 × 1012 A m−2 を取得しました。 スイッチングの臨界電流に焦点を当てた現在の研究と以前の研究の間の直接の比較は、スイッチングに必要な臨界電流が大幅に大きいため実現できないことに注意してください。 さらに、今回の研究で採用された材料であるタングステンは、Taに比べてSOT材料としてより高い効率を示します。 ただし、これらの違いにもかかわらず、リファレンスとの比較から、妥当な桁数を推測することができます。 β-W 相を採用すると臨界電流がさらに低減される可能性があることを考慮する価値があり、これは追加のプロセスエンジニアリングによって達成できる可能性があります。

提案された ADC の微分非直線性 (DNL) と積分非直線性 (INL) 特性を図 5a に示します。 最大 DNL と INL は、それぞれ 0.739 LSB (5 mA) と 0.7319 LSB です。 シミュレーション結果は、測定から抽出された Verilog-A の MTJ の動作モデルによって得られます。 このモデルでは、ISOT,crit は図 4c から抽出された各セルの平均値です。 CMOS 回路 (Iin のカレント ミラー) は、TSMC 180 nm テクノロジーの Cadence を使用してシミュレーションされます。 モンテカルロ シミュレーションは、MTJ および CMOS 回路のプロセス変動/不整合が ADC の基準電流に及ぼす影響を評価するために実行されます。 図5bに示す基準電流の分布は、300回のシミュレーション実行によって得られます。 各プロットには、Iin カレントミラー (図 1c) の CMOS 回路のプロセス変動と不整合、および関連する MTJ のプロセス変動の分布が含まれています。 各 MTJ について、ガウス分布を持つ変数を含む動作モデルが考慮されます。 変数の平均値と σ の値は図 4a から抽出されます。 ± 2σ の歩留まりは、MTJ1、MTJ2、MTJ4、および MTJ7 が使用され、MTJ3、MTJ5、および MTJ6 のヒストグラムが他の基準電流分布と強く重なっている場合にのみサポートできます。 したがって、図4bによれば、このように製造されたMTJによって提案されるADCの利用可能な最大精度は2ビットです。 最初の Ref.1、Ref.2、…、Ref.7 の σ は、それぞれ 1.5 mA、1.6 mA、3.3 mA、1.3 mA、4 mA、3.7 mA、3.8 mA です。 σ の値は、図 4a から抽出されたものとほぼ同じです。これは、MTJ のプロセス変動が、トランジスタのプロセス変動や不整合に比べて支配的であることを意味します。

(a) 3 ビット スピン CMOS フラッシュ ADC の DNL および INL。 (b) ADC の基準電流の分布。

この論文では、3 ビット スピン CMOS フラッシュ ADC の実装向けに、i-SOT-MTJ が設計、製造、および特性評価されています。 ISOT,crit と HM の幅との間の線形関係が検証され、i-SOT-MTJ の性能指数 (JSOT,crit) は 0.6 × 1012 A m−2 です。 HMの幅が異なる7つの分離されたi-SOT-MTJが採用されています。 この構造では、MTJ とその ISOT,crit がフラッシュ ADC のコンパレータと Iref ブロックの役割をそれぞれ果たします。 したがって、電力を大量に消費するコンパレータと、電流モード フラッシュ CMOS ADC で Iref を生成するカレント ミラーが不要になります。 MTJ 抵抗の検出に使用される電流は、パス内の 1 つの MTJ のみの HM 抵抗を検出するため、MR と読み取りの信頼性が大幅に向上します。 最大 INL と DNL は、それぞれ 0.7319 LSB と 0.739 LSB の範囲内です。 さらに、MTJ トランジスタと CMOS トランジスタのプロセス変動/不一致が存在する場合の ADC 精度を推定するために、モンテカルロ シミュレーションが実行されます。 シミュレーション結果は、提案されている ADC の精度が 2 ビットに制限されていることを示しており、将来 MTJ 製造プロセスを改善することで精度を向上させることができます。

以前の研究 26、32、33 で使用されたものと同様の、3 端子形状を備えた反転 MTJ スタックが提案されました。 MTJ は、マグネトロンによって Si (100)/200 nm 熱 SiO2 上に堆積された 15 W/1.4 CoFe40B20/MgO/2.2 CoFe40B20/0.85 Ru/2.5 CoFe30/6 IrMn/5 Ru/140 Cu/30 Ru (厚さはナノメートル) で構成されています。スパッタリング。 MgO の厚さは、抵抗面積積 (R × A) が 12 Ω µm2 となるように目標とされました。これは、10 Ω µm2 未満ではトンネル磁気抵抗 (TMR) の低下が観察されるためです。 面内電流輸送測定により、スタックの R × A は 14.3 Ω µm2、TMR は 144% であることがわかりました。 スタック内のタングステン (W) は、β 相で報告されているスピン ホール角が高いため、重金属として選択されました 35。 ただし、この段階は数ナノメートル (< 6 nm)36 の W 厚さでのみ可能であり、ピラー エッチングの停止点マージンが減少するため、デバイス製造にとってはかなり困難です。 蒸着条件を調整するか、いくつかの欠陥を組み込むことにより、β-W37、38 の厚さを増やすことが可能です。 妥協案として、15 nm の W 層を使用することにしました。 したがって、提示されたデバイスでは、この層は α-W 相にある可能性があります。

ナノ加工プロセスは、Tarequzzaman et al.32 によって説明されているプロセスと同じです。 電子ビーム リソグラフィー (EBL) を使用して直径 200 nm のナノピラーをパターン化し、イオン ビーム ミリング システムをエッチングに使用しました。 エッチングシステムに組み込まれた二次イオン質量分析により、15 nm の W 層内でのエッチングと停止を制御することができました。 電気的絶縁と物理的安定性を確保するために、ナノピラーを 800 nm SiO2 に埋め込み、斜入射のイオン ビーム ミリングによって平坦化してピラーの上部を露出させました。 EBL は、長さ 6 μm、幅 0.6 ～ 4.2 μm の HM ライン下部電極の定義にも使用されました。 他のリソグラフィーでは、上部電極と底部電極との電気的接触を確立するために直接レーザー書き込みが使用されました。

ナノ加工後、合成反強磁性層を固定するために、堆積中に使用した磁場と同じ軸方向に沿って 1 T の磁場を印加し、デバイスを 300 °C で 2 時間アニールしました。 アニーリング後、1.4 nm CoFe40B20 の自由層は面内磁気異方性を示します 32。

この研究の結果を裏付けるデータは、合理的な要求に応じて責任著者から入手できます。

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この研究は、契約番号 897733 に基づく SHADE プロジェクトのマリー スクウォドフスカ キュリー個人フェローシップ (IF) によって一部支援され、プロジェクト SpinAge (助成金 ID 899559) に基づく欧州連合の Horizo​​n 2020 FETOPEN プログラムによって一部支援されました。

オーフス大学電気およびコンピュータ工学部、8200、オーフス、デンマーク

ハムダム・ガーナティアン、フーマン・ファルハーニ、ファルシャド・モラディ

国際イベリア ナノテクノロジー研究所 (INL)、4715-330、ブラガ、ポルトガル

ルアナ・ベネッティ、ペドロ・アナクレト、ティム・ボーナート、リカルド・フェレイラ

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HG、HF、FM が研究を設計、実行し、TB、LB、LB、PA、RF とともに原稿を執筆しました。TB、PA、RF は、HG、LB、PA、TB、RF によって行われたテストと特性評価のために MTJ サンプルを作製しました。

ハムダム・ガーナティアンまたはファルシャド・モラディへの通信。

著者らは競合する利害関係を宣言していません。

シュプリンガー ネイチャーは、発行された地図および所属機関における管轄権の主張に関して中立を保ちます。

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転載と許可

ガーナチアン、H.、ベネッティ、L.、アナクレト、P. 他。 スピン軌道トルクフラッシュアナログデジタルコンバーター。 Sci Rep 13、9416 (2023)。 https://doi.org/10.1038/s41598-023-35845-7

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受信日: 2023 年 1 月 31 日

受理日: 2023 年 5 月 24 日

公開日: 2023 年 6 月 9 日

DOI: https://doi.org/10.1038/s41598-023-35845-7

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