IMEC が VLSI シンポジウムでモノリシック CFET の計画を立てる ...

論文 T1-3 は「CFET の内部スペーサー形成とマルチ Vt パターニングを可能にする 48nm ゲート ピッチおよび中間誘電体分離のナノシートベースの相補型電界効果トランジスタ (CFET)」です。48nm ゲート ピッチは「」と説明されているため重要です。業界関連。」

IMEC は、先進的な CMOS のアイデアの主要なソースです。 一般に受け入れられているロードマップは、CMOS 構成で NMOS トランジスタと PMOS トランジスタを垂直に接続するナノシートを積層する相補型 FET または CFET が、ゲートオールアラウンド (GAA) ナノシート トランジスタの後に登場し、その後にいわゆるフォークシートが登場するというものです (「スタックド」を参照) CMOS はフォークシートの制限を克服できる可能性がある、と IMEC は述べています)。

CFET は、公称 5 オングストローム ノードに挿入できるように指定されています (IMEC 半導体ロードマップがメタル ピッチ スケーリングの終わりを示しているを参照)。 ただし、前述のフォークシート トランジスタの制限の一部を考慮すると、CFET がより早く登場する可能性があります。 これには、二硫化タングステンや二硫化モリブデンなど、トランジスタチャネル用の 2D 単層材料などの革新も伴う可能性があります。

今後の論文では、ソース/ドレイン領域と、下部または上部デバイスのいずれかに形成されたコンタクトの実証の成功について説明します。 これらのモノリシック CFET は、70mV/decade のサブスレッショルド振幅を備えています。 NFETの場合は75mV/decade、PFETの場合は75mV/decadeです。 SiGe 置換プロセスによって形成される中間誘​​電体分離 (MDI) は、モノリシック CFET 形成とマルチ VT パターニングを実現する手段として導入されています。

(a) 下部 pFET と (b) 上部 nFET の断面図。 出典: IMEC。

モノリシックは、単層の n および pFET を製造し、ウェーハ間の接合を使用する CFET 製造の代替手段を表すため、関連性もあります。 モノリシック生産は、製造の複雑さを犠牲にしてパフォーマンスを提供します。 逐次 CFET 製造では、異なる形式の製造の複雑さが導入されますが、n 型トランジスタと p 型トランジスタの電子および正孔の移動度を変えるための異なる手段がメーカーに提示される可能性があります。

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