imec の 2036 年までのプロセス技術ロードマップ

imec のロードマップでは、2 年から 2 年半の導入ペースを維持しながら、2036 年までに 7 nm から 0.2 nm または 2 オングストロームに到達する予定です。

まず、リソグラフィーの継続的な進歩がさらなる寸法スケーリングの鍵となります。従来のリソグラフィーでは光が使用されますが、今日では光の波長がパターンに必要な精度を超えています。

そのため、Extreme UV (EUV) リソグラフィーが導入されました。 現在、大量生産向けの機能的な生産ベルトにますます使用されています。 EUV は、5 ナノメートル世代から 2 ナノメートル世代へと私たちを連れて行きます。

小型化するには、より大きなレンズを備えた最新バージョンの EUV、高 NA EUV が必要です。 これらの直径は 1 メートル、精度は 20 ピコメートルになります。

高NA EUVについては、ASMLが開発中の最初のプロトタイプが2023年に利用可能になる予定です。

大量生産への導入は、2025 年か 2026 年中に行われると予想されています。製造への導入のリスクを回避するために、imec は ASML と協力して、マスク技術などのすべての重要な構成要素を開発するための非常に集中的なプログラムを立ち上げました。湿式または乾式 UV レジスト、計測学、および光学特性評価を使用する材料。

現在、ほぼすべてのチップ メーカーが FinFET トランジスタを備えたマイクロチップを製造しています。 しかし、3nm世代に入ると、FinFETは量子干渉に悩まされ、マイクロチップの動作に混乱を引き起こします。

次に、ゲートオールアラウンド (GAA) またはナノシート トランジスタがあり、ナノシートのスタックとして構築され、性能の向上と短チャネル効果の向上を実現します。 このアーキテクチャは 2nm 以降では必須になります。

Samsung、Intel、TSMC はすでに、3nm および/または 2nm ノードに GAA トランジスタを導入すると発表しています。

フォークシート トランジスタは imec の発明であり、ナノシート トランジスタよりもさらに高密度であり、ゲート オールアラウンドの概念を 1 nm 世代まで拡張します。

フォークシート アーキテクチャにより、ネガティブ チャネルとポジティブ チャネルの間に障壁が導入され、チャネルが互いに近づくことが可能になります。

このアーキテクチャにより、セル サイズを 20% 縮小できることが期待されます。

さらなるスケーリングは、GAA の複雑な垂直後継製品である相補型 FET (CFET) トランジスタと呼ばれる、負のチャネルと正のチャネルを互いに重ねることによって実現できます。

密度は大幅に向上しますが、特にトランジスタのソースとドレインに接触するプロセスの複雑さは犠牲になります。

やがて、CFET トランジスタには、二硫化タングステン (WS2) やモリブデンのような、原子の厚さの新しい超薄型 2D 単層材料が組み込まれるようになるでしょう。

このデバイスのロードマップは、リソグラフィーのロードマップと組み合わせることで、オーングストローム時代をもたらします。

これらのサブ 2nm トランジスタのシステム レベルでは、他の 2 つの課題が発生しています。

メモリ帯域幅が CPU のパフォーマンスに追いつかない。

プロセッサは、データと命令がメモリから利用可能になる速度よりも速く実行することはできません。

この「メモリの壁」を打ち破るには、メモリをチップに近づける必要があります。

メモリの壁を打ち破る興味深いアプローチは 3D システム オン チップ (3D SOC) 統合であり、これは今日一般的なチップレット アプローチを超えています。

この異種統合アプローチに従って、システムは個別のチップに分割され、同時に設計され、3 次元で相互接続されます。

これにより、たとえば、レベル 1 キャッシュ用の SRAM メモリ層をコア ロジック デバイス上にスタックすることが可能になり、メモリとロジックの高速な相互作用が可能になります。

極めて高い帯域幅のオフモジュール接続を実現するために、フォトニクスインターポーザ上に統合された光相互接続が開発されています。

システム関連の課題に関しては、チップに十分な電力を供給し、熱を排出することがより困難になります。

しかし、解決策は見えてきました。配電はウェーハの上部から 10 以上の金属層を通ってトランジスタまで行われるようになりました。 imec は現在、ウェーハの裏面からの解決策に取り組んでいます。

電源レールをウェーハに埋め込み、幅広で抵抗の低い材料のナノスルーシリコンビアを使用して裏面に接続します。

このアプローチにより、電力供給ネットワークが信号ネットワークから切り離され、全体的な電力供給パフォーマンスが向上し、配線の混雑が軽減され、最終的には標準セルの高さのさらなるスケーリングが可能になります。